芯片反向设计

    芯片反向设计就是通过对芯片内部电路的提取与分析、整理，实现对芯片技术原理、设计思路、工艺制造、结构机制等方面的深入洞悉，可用来验证设计框架或者分析信息流在技术上的问题，也可以助力新的芯片设计或者产品设计方案。
    在芯片反向设计领域，世纪芯长期芯片电路修改、网表/电路图反向提取、电路层次化整理、逻辑功能分析、版图提取与设计、设计规则检查调整、逻辑版图验证、单元库替换以及工艺尺寸的缩放等技术服务。
    通过这些逆向分析手段，我们可以帮助客户了解其他产品的设计,用于项目可行性研究、打开思路、寻找问题、成本核算等，比如：在进入新领域之前，评估、验证自己技术方案和设计思路的可行性；通过对市场上成熟产品的研究，协助解决关键性的技术问题；利用已有产品的市场资源，降低进入壁垒，实现更好的产品兼容性等等。

电路修改
我们利用先进的聚焦离子束机（FIB）通过刻蚀和沉积的方法能够修改多层布线的集成电路芯片。主要服务项目包括集成电路芯片引线修改（能够修改最小工艺为90nm）；集成电路芯片材料和成分鉴定；微电路故障分析（最小尺寸为40nm）；制作纳米级的光电子器件、生物传感器件和超到电子器件等。

网表/电路图提取

在芯片反向工程中，网表/电路图提取是非常重要的工作。网表提取的质量和速度直接影响后面整理、仿真和LVS等方方面面的工作。

世纪芯在长期的技术研究中已经成功总结了一套切实可行的规范和方法，可以高质量高速度的提取各种类型电路的网表。如：

数字电路

模拟电路

设计服务范围

标准单元、门阵列、半定制和全定制

COMS工艺和Bi-poly工艺

服务内容

提供顶层级和单元级（门级）两个层次电路图，如下图所示。可按版图布局生成电路图；提供ERC校验和支持SVS流程；

提供管子级网表/电路图；涵带晶体管宽长比等几何参数；按版图布局生成电路图；提供ERC校验和支持SVS流程

数据交付

数据格式：Verilog和EDIF

提供图像数据、原始网表数据、按版图位置生成的两个层次的电路图

数据格式：SPICE和EDIF

提供图像数据、原始网表数据、按版图位置生成的两个层次的电路图

逻辑功能分析
网表提取结束后，往往需要进行电路的整理工作，把一个打平（flatten）的电路进行层次化（hiberarchy）整理，形成一个电路的层次化结构，以便理解设计者的设计思路和技巧，同时还能达到查找网表错误的目的。

世纪芯通过对电路的各个层次模块的整理和分析，不仅可以充分理解芯片设计者的设计思想和设计技巧，还可以在分析总结先进设计思路的基础上实现自身设计能力的提高。

世纪芯拥有先进的逻辑功能分析软件，可达到高效准确的分析效果。

逻辑功能分析器：

该软件主要优势表现在：

☆电路图自动生成和浏览。软件可读入Verilog等多种格式的网表文件，根据网表描述的逻辑关系自动生成可视化的电路图。并且用户可以快速浏览局部电路图，进行器件选择和线网扩展。

☆内置完备的单元符号库。系统提供的单元符号库包含了常用单元的符号图，可以省去用户编辑单元符号图的工作。

☆强大的线网分析功能。用户既可以指定任何一个线网以标号方式显示，来简化电路图，又可利用线网统计分析功能找出某些特征线网，指导电路分析。

☆完善的ERC电学规则检查。电学规则检查包括输入端悬空、输出端短路、无用器件等检查等项目，ERC错误发现后可直接定位到版图进行修正。

☆支持各种常用文件格式，能够输出Verilog、SPICE和EDIF等格式文件。

版图设计
版图设计是电路逻辑的物理实现，是集成电路产品实现（ChipLogic Layeditor）。世纪芯在反向设计的基础上提供版图的提取、工艺库替换、目标工艺修改、DRC检查和LVS校验等各种设计服务。

为最大限度方便版图设计，世纪芯专门引进了先进的版图编辑器，该编辑器主要功能优势表现在：

版图编辑器

☆版图编辑器除了提供常用的版图编辑功能外，还能够直接显示芯片图像，从而保证版图提取的精确性。同时显示多层芯片图像，大大提高引线孔识别的准确度。

☆提供自动化的单元识别和引线识别功能，大大提高版图的提取效率。通过提取图像特征值，软件能够自动识别出重复放置的单元，并支持X方向和Y方向镜像放置和90度旋转放置，引线和引线孔的自动识别功能，准确率在90%以上。

☆支持整体缩放功能，适应工艺参数修改。支持GDSII和CIF等标准格式，能够直接导入Cadence、Synopsys等厂商的版图工具。

☆提供设计规则检查功能，既可以使用本软件进行DRC（设计规则检查），也可以将版图导入Cadence和Synopsys等厂商的版图工具进行DRC。

☆电学规则检查ERC可发现大部分错误，显著提高准确率。进一步提高准确率可通过分组对比校验，即分两组同时进行版图提取并进行SVS。

☆支持百万门级电路的版图提取。支持标准单元电路和全定制电路。

☆网络分布支持，多个用户可以同时提取版图，软件保证完全无缝的多用户协调。

逻辑版图验证

网表和版图设计结束后，往往需要对其正确性进行各种验证，为了保证设计流程的完整性，世纪芯提供芯片网表数据和版图数据的各种验证服务：

	验证类别	内容
1	FPGA验证	通过烧制芯片来验证逻辑提取的正确性
2	逻辑仿真验证	根据客户提供的芯片相关说明编写测试向量来验证逻辑提取的正确性
3	LVS验证	版图和网表的一致性验证

成功案例

技术支持

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	数字电路	模拟电路
设计服务范围	标准单元、门阵列、半定制和全定制	COMS工艺和Bi-poly工艺
服务内容	提供顶层级和单元级（门级）两个层次电路图，如下图所示。可按版图布局生成电路图；提供ERC校验和支持SVS流程；	提供管子级网表/电路图；涵带晶体管宽长比等几何参数；按版图布局生成电路图；提供ERC校验和支持SVS流程
数据交付	数据格式：Verilog和EDIF 提供图像数据、原始网表数据、按版图位置生成的两个层次的电路图	数据格式：SPICE和EDIF 提供图像数据、原始网表数据、按版图位置生成的两个层次的电路图